DE4121970A1 - Schaltungsanordnung fuer einen digitalen synthesizer - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung für einen digitalen Synthesizer.

Die vorgeschlagene Lösung findet Anwendung in Frequenzaufbereitungen für Sender und Empfänger der Nachrichtentechnik und Generatoren der Meßtechnik.

Stand der Technik sind Schaltkreise der Firma STANFORD TELECOM, die Numerically Controlled Oscillator's (NCO) anbietet.

Diese Schaltkreise haben einen sehr hohen Leistungsbedarf 3,5 W, sie sind sehr teuer und benötigen einen speziellen 12 bit DAC mit hohem Leistungsbedarf.

Weiterhin sind Schaltkreise der Firma Plessey bekannt, zum Beispiel SP 2002 mit einer Taktfrequenz <2 GHz, einem Strombedarf 1,05 A und Nebenwellen -55 dBc. Dieser Schaltkreis ist ebenfalls sehr teuer.

Die US-PS 44 10 954 beschreibt einen digitalen Frequenzsynthesizer. Ein Phasenincrement wird durch einen Takt in einem Speicher aufaddiert. Das Überlaufbit durch zwei geteilt ergibt die Ausgangsfrequenz. Um die starken Phasenschwankungen zu reduzieren, die zu größeren Nebenwellen führen als bei der Methode des nachgeschalteten Digital-Analog-Converters, wird eine Schaltung zur Jitterinjektion benutzt. Diese Schaltung ist sehr aufwendig und wenig effektiv.

Verwendet man eine Schaltung nach dem Stand der Technik Fig. 3, so addieren sich die Verzögerungszeiten des Komplimentierers des SIN-ROM und des Digital-Analog-Converters DAC und damit auch die Zeitunterschiede Δtv zwischen den einzelnen Gattern und Zeitunterschiede Δtv zwischen L-H-Flanken und H-L-Flanken. Bei einem ROM sind diese Δtv zwischen H-L und L-H besonders groß. Das führt zu Spikes. Diese Spikes sind besonders groß, wenn man in der Nähe der Grenzfrequenz des Sytems arbeitet. Sie führen zu erheblichen Nebenwellen.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen digitalen Synthesizer zu schaffen, der eine hohe spektrale Reinheit aufweist und bei niedrigem Leistungsbedarf eine relativ hohe Taktfrequenz zuläßt.

Erfindungsgemäß wird das Problem dadurch gelöst, daß einem digitalen Synthesizer, der aus einem Eingangsspeicher SPA, einem Addierwerk ADD, einem Summenspeicher SPS mit Rückführung auf das Addierwerk ADD und einem dem Summenspeicher nachgeschalteten Komplementierer EXOR besteht, kein SIN-ROM und handelsüblicher DAC nachgeschaltet ist, sondern am Ausgang des Komplementierers vom Systemtakt gesteuerte D-Latch's geschaltet sind, die mit mindestens 12 bit einen Speicher mit Sinustabelle SIN-ROM steuern, welchem vom Systemtakt gesteuerte D-Latch's (8 bit) mit R-2R-Netzwerk nachgeschaltet sind. Die D-Latch's mit R-2R-Netzwerk fungieren als digital-Analog-Converter.

Da die Genauigkeit der Sinusfunktion durch eine höhere Anzahl bit zum Beispiel 12 bit (1 : 4096) bestimmt wird, genügen am Ausgang 8 bit und Widerstände von 0,5%.

Die Erfindung wird im folgenden anhand von einem Ausführungsbeispiel näher erläutert.

Es zeigt

Fig. 1 erfindungsgemäßen digitalen Synthesizer,

Fig. 2 Impulsdiagramm,

Fig. 3 bekannten digitalen Synthesizer.

Gemäß Fig. 1 wird in den Eingangsspeicher SPA eine binäre Zahl geladen, zum Beispiel 20 bit, die als Increment mit jeder Taktflanke des Taktes T in den Summenspeicher SPS aufaddiert wird. Das letzte bit des Summenspeichers SPS bewirkt im Komplimentierer EXOR die Komplimentierung. Durch die D-Latch's 1 werden die unterschiedlichen Verzögerungszeiten der EXOR's eliminiert, so daß der Speicher mit Sinustabelle SIN-ROM mit taktsynchronen Adressen zum Beispiel 12 bit angesteuert wird. Die acht Ausgänge des SIN-ROM besitzen die größten Unterschiede der Verzögerungszeiten Fig. 2. Dadurch ergeben sich Spikes, die durch die vom Takt gesteuerten D-Latch's 2 mit R-R2-Netzwerk 3 entfernt werden. Der Eingang eines Feldeffekttransistors 4 belastet das R-R2-Netzwerk 3 nicht. Durch den Tiefpaß TP wird die Taktfrequenz unterdrückt, so daß sich am Ausgang eine Sinusfunktion ergibt.

Claims (3)

1. Schaltungsanordnung für einen digitalen Synthesizer nach dem Prinzip der Phasenakkumulation, bestehend aus einem Eingangsspeicher SPA, einem Addierwerk ADD, einem Summenspeicher SPS mit Rückführung auf das Addierwerk ADD, einem dem Summenspeicher SPS nachgeschalteten Komplementierer EXOR, dadurch gekennzeichnet, daß dem Komplementierer EXOR vom Systemtakt gesteuerte D-Latch's (1) nachgeschaltet sind, die einen SIN-ROM (5) ansteuern, daß dem SIN-ROM (5) weitere vom Systemtakt gesteuerte D-Latch's (2) nachgeschaltet sind, dessen Ausgänge ein R-2R-Netzwerk (3) schalten.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß dem R-2R-Netzwerk (3) ein Feldeffekttransistor (4) nachgeschaltet ist.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl der Eingänge des SIN-ROM (5) größer ist als die Anzahl der Ausgänge.